Die wahren Kosten der China-FPGA-Migration: Ein TCO-Rahmenwerk von Xilinx zu FMSH/Pango
Die inländische Substitution ist nicht so einfach wie „einen Chip austauschen”. Viele Teams vergleichen bei der Auswahl nur Stückpreis und Logikressourcen und stellen erst bei der Migration fest, dass Toolchain, IP-Kerne, PCB-Layouts und die Einarbeitungszeit der Ingenieure neu kalkuliert werden müssen. Dieser Artikel gibt Ihnen ein TCO-Rahmenwerk (Total Cost of Ownership), das alle Migrationskosten detailliert auflistet.
1. Migrationskosten in vier Blöcke aufteilen
Die Migration eines Xilinx-Projekts zu China-FPGA (FMSH JFM7-Serie, Pango Titan3 / Kosmo-2-Serie) ist keine Einzelausgabe, sondern vier parallele Kostenlinien:
| Kostenblock | Inhalt | Typischer Anteil |
|---|---|---|
| Toolchain-Migration | Vivado-Projektablauf, Constraint-Dateien, IP-Katalog, Timing-Closure | 15%~25% |
| IP-Kern-Neuschreibung | PCIe, DDR-Controller, SerDes-PHY-Neukonfiguration | 30%~40% |
| Hardware-Anpassungen | BGA-Gehäuseunterschiede, PCB-Neuzeichnung, Power-Tree, Taktung | 15%~25% |
| Arbeit & Validierung | Einarbeitung in neue Toolchain, Board-Revalidierung, Timing-Iterationen | 20%~30% |
Jeden Block im Detail.
2. Toolchain-Migration: Von Vivado zu inländischer EDA
Xilinx-Projekte nutzen Vivado Design Suite. Die Migrationsziele ordnen sich wie folgt zu:
| Originalplattform | Inländisches Ziel | Werkzeug | Schwierigkeit |
|---|---|---|---|
| Xilinx Vivado | FMSH JFM7-Serie | FMSH-proprietäre EDA | Mittel — ähnliche Projektstruktur, IP-Bibliothek muss neu zugeordnet werden |
| Xilinx Vivado | Pango Titan3 / Kosmo-2 | Pango Design Suite (PDS) | Mittel-Niedrig — PDS-Oberfläche nahe an Vivado, Constraint-Syntax weitgehend kompatibel |
Was sich tatsächlich ändert
- Constraint-Dateien: .xdc-Format ist weitgehend kompatibel, aber die Pin-Nummerierung muss neu zugeordnet werden (abweichender BGA-Ballmap).
- IP-Katalog: Xilinx FIFO Generator, BRAM Controller und PCIe-IP können nicht direkt wiederverwendet werden; Sie müssen entsprechende IP des inländischen Herstellers neu instanziieren.
- Timing-Closure: Inländische FPGAs haben bei gleicher Speed-Grade meist etwas engere Timing-Spielräume. Ein 100-MHz-Design mit 20% Marge auf Xilinx hat nach der Migration vielleicht nur noch 5%~10% und erfordert eine Kritisch-Pfad-Optimierung.
Kostenschätzung: Ein 3~5-köpfiges FPGA-Team benötigt etwa 2~4 Wochen zur Einarbeitung in die Toolchain. Bei ca. 30.000 ¥/Person-Monat sind das rund 20.000~50.000 ¥ (einmalig).
3. IP-Kern-Neuschreibung: Der teuerste Block
Die Toolchain ist „Umlernen”; IP-Kerne sind „Neubauen”. Dies ist der größte Kostenblock bei der Migration.
| IP-Typ | Xilinx nativ | Inländisches Äquivalent | Aufwand |
|---|---|---|---|
| DDR-Controller | MIG (DDR3/DDR4) | FMSH / Pango DDR-PHY + Controller | Hoch: Timing, Kalibrierung, Trainingsablauf unterscheiden sich |
| PCIe-Hard-Block | Integrated Block for PCIe | FMSH PCIe Gen3 x8 / Pango PCIe Gen4 x8 | Mittel: Konfiguration nachjustieren, Enumerationslogik wiederverwendbar |
| SerDes (GTX/HSST/MGT) | 7er-Serie GTX / UltraScale GTH | FMSH GTX / Pango HSST | Hoch: Referenz-Takt, Pre-Emphase, Entzerrung müssen neu abgestimmt werden |
| FIFO / BRAM / DSP | Block RAM Generator / FIFO Generator | Äquivalente IP des Inlandherstellers | Niedrig: neu generieren, Logik wiederverwendbar |
Warum ist die IP-Neuschreibung teuer? Hochgeschwindigkeits-Schnittstellen-IP (DDR, PCIe, SerDes) ist nicht nur „Parameter ändern” — sie betrifft die boardinterne Signalintegrität. Das ursprüngliche PCB-Routing war auf Xilinx-Referenzdesigns abgestimmt; nach dem Wechsel zu einer inländischen PHY müssen Augendiagramme neu gemessen, Entzerrungsparameter neu ermittelt und das Link-Training erneut durchgeführt werden. Dies ist oft der am schwersten beherrschbare Teil eines Migrationsprojekts.
Kostenschätzung: Ein Projekt mit PCIe Gen3 x8 + DDR4 + mehreren Hochgeschwindigkeits-Transceivern benötigt typischerweise 1,5~3 Monate für IP-Neuschreibung und Inbetriebnahme, mit Personalkosten von rund 80.000~150.000 ¥.
4. Hardware-Anpassungen: Muss die PCB neu gezeichnet werden?
Es hängt davon ab, welchen inländischen Chip Sie anstreben:
- FMSH JFM7-Serie (pin-kompatibel zu Kintex-7 / Virtex-7): Die BGA-Pindefinitionen sind mit Xilinx 7-Serie hochgradig kompatibel. Die PCB kann als Pin-zu-Pin-Tausch ausgeführt werden — keine Ebenenneuzeichnung nötig, nur die Bauteilnummer und das Power-Netz ändern sich. Dies ist der kostengünstigste Migrationspfad.
- Pango Titan3 / Kosmo-2 (neue Architektur): BGA-Gehäuse sind mit Xilinx nicht kompatibel. Die PCB muss komplett neu gezeichnet werden — Power-Tree, Taktverteilung und Hochgeschwindigkeits-Routing folgen dem Referenzdesign des neuen Chips.
| Migrationspfad | PCB-Änderung | Hardwarekosten (einmalig) |
|---|---|---|
| Xilinx Kintex-7 → FMSH JFM7K325T/K410T | Pin-zu-Pin, geringe Überarbeitung | 10.000~30.000 ¥ (PCB-Fertigung + Material) |
| Xilinx Kintex-7 → Pango Titan3 | Neue PCB | 50.000~100.000 ¥ (4~6-Lagen-Neuzeichnung + 2~3 Fertigungsrunden) |
| Xilinx ZYNQ → Pango Kosmo-2 SoPC | Neue PCB + ARM-BSP-Portierung | 80.000~150.000 ¥ (inkl. Software-BSP) |
5. Arbeits-TCO: Nicht nur die „Board-Kosten” zählen
Viele Teams vergleichen bei der Auswahl nur den Chip-Stückpreis und ignorieren die Arbeit. Eine realistische TCO für ein Migrationsprojekt:
| Kostenblock | Klein (Einzelkarte / Prototyp) | Mittel (Produktboard) | Groß (Mehrkarte / Serienfertigung) |
|---|---|---|---|
| Toolchain-Einarbeitung | 2~4 Wo / 20k~50k ¥ | 4~6 Wo / 50k~80k ¥ | 6~8 Wo / 80k~120k ¥ |
| IP-Neuschreibung | 1 Mo / 50k~80k ¥ | 2~3 Mo / 100k~150k ¥ | 3~6 Mo / 200k~400k ¥ |
| PCB-Änderungen | 10k~30k ¥ | 50k~100k ¥ | 100k~200k ¥ |
| Board-Validierung | 2~4 Wo / 20k~40k ¥ | 1~2 Mo / 50k~100k ¥ | 2~3 Mo / 150k~300k ¥ |
| Gesamt-TCO | ~100k~200k ¥ | ~250k~450k ¥ | ~500k~1.000k ¥ |
Diese Zahlen wirken hoch, aber gegen zwei Hintergrundfaktoren:
- Der Chip-Stückpreis ist tatsächlich niedriger: Xilinx Kintex-7 XC7K410T kostet ~3.000~4.000 ¥/Stück; FMSH JFM7K410T ~1.500~2.000 ¥/Stück. Je größer die Stückzahl, desto größer die Ersparnis.
- Liefersicherheit ist ein immaterieller Vorteil: Xilinx-Chips haben lange Importlaufzeiten und Allokationsunsicherheit; inländische Chips sind lokal in 2~4 Wochen verfügbar. Dieser Kostenpunkt lässt sich schwer quantifizieren, ist aber für Serienprogramme kritisch.
6. Wann lohnt sich die Migration?
Nicht jedes Projekt sollte migriert werden. Wir prüfen meist drei Bedingungen:
1. Lange Projektlaufzeit (>2 Jahre): Die Migrationskosten sind einmalig; je länger der Lebenszyklus und je höher die Stückzahl, desto mehr amortisieren sich die Einsparungen beim Stückpreis.
2. Hohe Anforderungen an Liefericherheit: Militär, Industrie und Medizin — Branchen mit sensibler Lieferkette — profitieren am stärksten immateriell von der Migration.
3. Ursprüngliches Design nutzt 7er-Serie (Kintex-7 / Artix-7): Die 7er-Serie hat direkte FMSH JFM7-Kompatibelbausteine mit dem kürzesten und kostengünstigsten Migrationspfad. UltraScale+ / Versal haben noch keine reifen inländischen Alternativen — Migration nicht erzwingen.
Die China-FPGA-Migration ist keine Frage von „billig oder teuer”, sondern ob sich eine einmalige Investition durch Stückzahl und Liefericherheit amortisieren lässt. Berechnen Sie die TCO, bevor Sie die Entscheidung treffen.
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— Duyuan Engineering Team
