FPGA signal processing is fundamentally different from CPU work — a CPU runs one instruction per sample, while an FPGA produces one result per clock cycle. How to build FIR without stalling the pipeline, how many FFT points you actually need, and how to configure the DDS phase accumulator — this article walks through the RTL implementation and resource budget for three core modules.
Eine Kintex-7-Klasse FPGA-Platine braucht typischerweise 5–8 verschiedene Spannungsschienen, von 1,0 V Core bis 3,3 V I/O, Ströme von einigen hundert mA bis über zehn Ampere. Viele Ingenieure kaufen ein FPGA-Board, schließen 5 V an und laufen lassen — nur um festzustellen, dass die Platine zu heiß zum Anfassen ist oder der ADC voller Spuren ist. Dieser Artikel durchgeht Leistungsbudget, DC-DC vs. LDO-Auswahl und Mehr-Schienen-Design.
Jedes Videoprojekt kommt an Codec-Entscheidungen nicht vorbei: Vierkanal-1080p-Stitching braucht Streaming, Kameranetzwerke brauchen Backhaul, maschinelles Sehen braucht Speicherung. Hardware-Codec-IP oder Soft-Core? Welche Bitrate hält das Bild klar? Bleibt die Latenz unter einem Frame? Dieser Artikel rechnet Bandbreite, Latenz und Ressourcenaufwand von Hardware- vs. Software-Encoding als klares Kalkulationsgerüst für die Auswahl auf.
Ein Phased-Array-Radar zielt elektronisch ohne bewegliche Teile. Die eigentliche Rechenlast liegt nicht in der Antenne, sondern im Backend: Jeder Empfangskanal muss gleichzeitig digitales Beamforming, Pulskompression und Zielerkennung ausführen. Dieser Artikel zerlegt diese Pipeline in berechenbare Datenraten und Ressourcenbudgets und zeigt den Aufbau auf FPGA-Boards.
Wenn vier Kameras einer Linie komplett an einen Zentralserver zurückgespielt werden, reicht die Bandbreite nicht und die Latenz lässt sich nicht drücken. Besser: Erfassung, Vorverarbeitung und Inferenz laufen auf dem Board, zurückgehen nur Ergebnisse und eine komprimierte Vorschau. Dieser Artikel teilt die Edge-Board-KI-Architektur in PS/PL-Rollen auf, mit Bandbreitenbudget und Modellentwicklungsweg.
Das ursprüngliche Design nutzt Xilinx Zynq-7000 (XC7Z020) für die heterogene ARM-Software-plus-FPGA-Echtzeitlogik-Lösung und muss nun lokalisiert werden. Bedeutet der Chiptausch einen Komplettrebuild oder nur lokale Änderungen? Dieser Artikel teilt die Migration von HWD7Z020 (XC7Z020-kompatibel) auf PBC7Z020G/021G in drei Ebenen — PS-Software, PL-Logik, Boot und BSP — und zerlegt tatsächlichen Änderungsaufwand, wiederverwendbare Teile und Risikopunkte.
Eine 128-Kanal-Farbdrucksonde sampelt jeden Kanal mit einem 12-Bit-, 40 MS/s-ADC und ergibt eine Rohdatenrate von etwa 7,7 GB/s — ein Maß, das eine CPU nicht aufnehmen, geschweige denn in Echtzeit abbilden kann. Der richtige Ansatz: Beamforming, Hüllkurvendetektion und Dezimierung zuerst im FPGA ausführen und nur komprimierte Bilddaten an den Rechner übergeben. Dieser Artikel zerlegt die 128-Kanal-Kette in Stufen, budgetiert die Datenrate je Stufe und erklärt, was der FPGA dazwischen übernimmt.
Das Kernprinzip von Software Defined Radio (SDR): Das HF-Signal so früh wie möglich digitalisieren und die Signalverarbeitung dem FPGA überlassen. Eine typische Breitband-SDR-Frontend-Kette lautet: Antenne → LNA → Mischer → ADC → FPGA (DDC + FFT + Demodulation). In dieser Kette bestimmen FPGA-Transceiver-Bandbreite, DDR-Pufferung und DSP-Leistung, welche momentane Bandbreite Sie erreichen.
Vier 1080p-Kamerabilder zu einem 4K-Bild zusammenzuführen scheint nur aus "vier Bilder nebeneinander legen" zu bestehen, doch dahinter verbirgt sich ein Bandkostenbuch: Eingangsbandbreite, DDR-Frame-Puffer-Bandbreite, Skalierungs-Engine-Bandbreite und Ausgangsbandbreite — vier Ebenen übereinander. Wer die Rechnung falsch macht, bekommt Ruckler, Bildreißer oder einen DDR-Überlauf. Dieser Artikel rechnet jede Ebene vom Pixeltakt an auf.
Wo ist der FPGA entlang der Prüfstrecke vom Kamerapixel bis zum Ausschleusesignal unersetzlich? Dieser Artikel rechnet zuerst die Bandbreitenbilanz des gesamten Datenstroms auf, zerlegt dann die vier Rollen des FPGA in der Bildverarbeitungsstrecke, vergleicht die Echtzeitgrenzen klassischer Verfahren und Deep Learning und zeigt am Beispiel einer Lotsen-AOI-Station an der PCB-Lötstelle eine praxisnahe Hardware-Auswahl.
