Praxiswissen und Auswahlerfahrung des F&E-Teams von Duyuan Electronics: zu Hochgeschwindigkeits-Interface-Design, Radar- und Kommunikationssignalverarbeitung, heterogenen Rechenplattformen und chinesischen Alternativen – damit Sie bei Bauteilauswahl und Lösungsumsetzung Umwege vermeiden.
Ein Phased-Array-Radar zielt elektronisch ohne bewegliche Teile. Die eigentliche Rechenlast liegt nicht in der Antenne, sondern im Backend: Jeder Empfangskanal muss gleichzeitig digitales Beamforming, Pulskompression und Zielerkennung ausführen. Dieser Artikel zerlegt diese Pipeline in berechenbare Datenraten und Ressourcenbudgets und zeigt den Aufbau auf FPGA-Boards.
Das „Best Effort" des Standard-Ethernet reicht in der Industriesteuerung nicht: eine große Dateiübertragung am selben Kabel kann einen Motion-Control-Frame um Millisekunden verzögern. TSN (Time-Sensitive Networking, IEEE 802.1) legt mit Zeitsynchronisation, zeitgesteuerter Verkehrslenkung und Frame-Preemption aus Ethernet ein vorhersehbares, berechenbares Netz. Dieser Artikel rechnet es in Zahlen herunter und zeigt die Umsetzung auf FPGA-Boards.
Wenn vier Kameras einer Linie komplett an einen Zentralserver zurückgespielt werden, reicht die Bandbreite nicht und die Latenz lässt sich nicht drücken. Besser: Erfassung, Vorverarbeitung und Inferenz laufen auf dem Board, zurückgehen nur Ergebnisse und eine komprimierte Vorschau. Dieser Artikel teilt die Edge-Board-KI-Architektur in PS/PL-Rollen auf, mit Bandbreitenbudget und Modellentwicklungsweg.
Das ursprüngliche Design nutzt Xilinx Zynq-7000 (XC7Z020) für die heterogene ARM-Software-plus-FPGA-Echtzeitlogik-Lösung und muss nun lokalisiert werden. Bedeutet der Chiptausch einen Komplettrebuild oder nur lokale Änderungen? Dieser Artikel teilt die Migration von HWD7Z020 (XC7Z020-kompatibel) auf PBC7Z020G/021G in drei Ebenen — PS-Software, PL-Logik, Boot und BSP — und zerlegt tatsächlichen Änderungsaufwand, wiederverwendbare Teile und Risikopunkte.
Wenn mehrere Hochgeschwindigkeits-ADCs, Radarstrahlen oder Videoströme zusammenkommen, stößt Kupferkabel nach wenigen Metern an seine Grenze, und PCIe verlässt das Gehäuse nicht. Der richtige Backhaul treibt SFP+/QSFP direkt über die GTX/GTH-Transceiver des FPGA, lagert MAC- und IP/UDP-Stack on-Chip aus und sendet nur die Nutzlast mit Linienrate über die Faser. Dieser Artikel rechnet 10G/25G-Linienrate, UDP-Nutzlast, Link-Budget und die interne Arbeitsteilung des FPGA durch.
Eine 128-Kanal-Farbdrucksonde sampelt jeden Kanal mit einem 12-Bit-, 40 MS/s-ADC und ergibt eine Rohdatenrate von etwa 7,7 GB/s — ein Maß, das eine CPU nicht aufnehmen, geschweige denn in Echtzeit abbilden kann. Der richtige Ansatz: Beamforming, Hüllkurvendetektion und Dezimierung zuerst im FPGA ausführen und nur komprimierte Bilddaten an den Rechner übergeben. Dieser Artikel zerlegt die 128-Kanal-Kette in Stufen, budgetiert die Datenrate je Stufe und erklärt, was der FPGA dazwischen übernimmt.
Ein FPGA-Board, das im Labor problemlos läuft, stürzt in der Fabrik ab — die Temperatur driftet, Verbindungen lockern, die EMV-Prüfung fällt durch. Industrie-FPGA-Boards müssen von -40°C bis 85°C zuverlässig arbeiten, Vibrationen von 5g überstehen und die IEC-61000-EMV-Tests bestehen. Dieser Artikel erklärt thermisches Gradientendesign, Vibrationsverstärkung, EMV-Abschirmung und die Auswahl eines Boards für den echten Feldeinsatz.
PCIe bricht gelegentlich ab, JESD204B sperrt nicht, Videoverbindung flackert — oft liegt es nicht am RTL-Code, sondern am Takt-Design. FPGA-Hochgeschwindigkeitstransceiver sind extrem empfindlich gegenüber Referenztakt-Jitter, und jede Stufe des Taktbaums vom Oszillator → Taktpuffer → FPGA-Gesamttaktnetz fügt Jitter hinzu. Dieser Artikel erklärt, wie man das Jitter-Budget berechnet, den Taktbaum aufbaut und häufige Fehler vermeidet.
Das Kernprinzip von Software Defined Radio (SDR): Das HF-Signal so früh wie möglich digitalisieren und die Signalverarbeitung dem FPGA überlassen. Eine typische Breitband-SDR-Frontend-Kette lautet: Antenne → LNA → Mischer → ADC → FPGA (DDC + FFT + Demodulation). In dieser Kette bestimmen FPGA-Transceiver-Bandbreite, DDR-Pufferung und DSP-Leistung, welche momentane Bandbreite Sie erreichen.
Der häufigste Fehler bei der FPGA-Auswahl: Zuerst das Chip-Modell auswählen und dann die Anforderungen rückwärts ableiten, oder nur auf den Preis schauen ohne Ressourcenpuffer. Die richtige Reihenfolge: Bandbreitenbedarf definieren (Anzahl Transceiver-Paare) → Logikressourcen berechnen (LC/DSP) → das günstigste Board wählen, das beides erfüllt. Dieser Artikel verwandelt Duyuans Hauptproduktlinie in eine wiederverwendbare Entscheidungsmatrix.
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